1、韬定律核心内涵与战略价值

韬定律与摩尔定律对比：昨日在上海举办的IFCF大会上，华为董事、半导体业务部总裁发表《半导体新路径探索与实践》主题演讲，正式发布韬定律，引发市场广泛关注，本次围绕其对应的产业发展机遇展开解读。韬定律核心主张是以时间微缩代替几何微缩，通过逻辑折叠技术构建器件、电路、芯片、系统四层级协同优化体系。从技术演进范式看，二者存在本质差异：摩尔定律为几何微缩单变量驱动模式，优化变量为晶体管栅极长度，通过缩小晶体管物理尺寸提升开关速度与单位面积密度、降低功耗，属于聚焦晶体管器件的单点突破模式；韬定律为时延驱动模式，优化变量为IC延迟（电阻与电容的乘积），优化维度从单一晶体管几何尺寸扩展至互连线电阻、寄生电容、布线拓扑、逻辑折叠重做、系统互连协议等多维度，实现从器件到系统的全链路协同优化。

韬定律战略价值解读：韬定律对国产半导体发展具备极高战略价值，核心逻辑在于其大幅降低了对EUV光刻机的依赖：摩尔定律从7纳米起高度依赖EUV光刻机，当前全球仅阿斯麦可生产该设备，其从诞生起便受美国资本控制，且目前美国对华实施EUV光刻机禁售政策；而韬定律的时间微缩路径下，逻辑折叠技术主要依托成熟DUV光刻工艺与先进设计能力，在现有可获得的制程上即可实现等效先进制程性能。韬定律将半导体行业的竞争坐标系从比拼晶体管栅极长度的制程领先，全面切换为系统优化能力的竞争，且该路径具备充分落地基础：一是华为已有381款量产芯片验证相关技术，并非实验室成果，今年手机将率先迎来进一步技术更新；二是逻辑折叠依赖的先进封装、EDA、电路设计等核心技术，国内已有部分自研能力。受该技术路径驱动，国产半导体全产业链将迎来全方位发展机遇，FAB、先进封装、设备材料、EDA、下游国产算力等板块均有望迎来重大发展窗口。

2、FAB与国产算力发展机遇

FAB环节发展机遇：传统基于晶体管栅极长度的摩尔定律竞争维度下，中国半导体产业长期单维落后，当前台积电已能量产2nm工艺，国内可使用的先进制程约为7nm，代际差距在两个代次以上。海外厂商先进制程进展领先：2025年台积电在7nm及以下先进制程领域处于绝对垄断地位，市占率达62%，其中5nm良率超90%，3nm良率超80%；采用GAA架构的2nm（N2）工艺已于2025年Q4正式量产，2026年底预计产能约14万片。英特尔18A工艺（等效1.8nm）计划于2025年底量产。
韬定律重新定义了国产FAB与海外厂商的竞争赛道，将传统赛道的追赶转化为另辟蹊径的发展方向，可加速缩短国产代工厂与海外的先进制程差距，为国内厂商带来重大发展机遇。目前国内相关技术已落地验证，麒麟9010将于2026年秋季搭载Mate90发布，是逻辑折叠技术首次大规模成功落地的换代产品，性能将大幅提升；麒麟2026基于自由逻辑设计理念，从单层扩展到双层，晶体管密度从155百万/平方毫米提升至238百万/平方毫米，等效超越传统几何缩放三年才能实现的迭代速度，目标到2031年基于韬定律实现高端芯片晶体管密度达等效1.4nm制程。对比来看，台积电N3E（1.4nm工艺）预计2027年底才启动风险量产，大规模量产要到2028-2029年，国内外制程差距正明显缩小。FAB环节受益标的包括中芯、华虹、燕东微、晶合等。

国产算力环节发展机遇：AI系统中，硬件效率提升有时比模型本身的创新更能决定使用边界，该逻辑同样适用于芯片设计领域：当制程路径受阻时，设计效率提升可弥补工艺代际的部分差距，这一逻辑在韬定律体系下同样成立。韬定律是一套贯穿器件、电路、芯片、系统的全栈协同优化体系，除应用于手机端外，也可赋能算力卡、算力集群、算力网等AI基础设施。
当前国产算力供给端受限是核心发展矛盾，2026年昇腾950PR全年出货存在二三十万的缺口，随着供给端限制逐步解除，国产算力将充分受益于国产AI浪潮下的国产替代机遇。相关受益标的分为两类：一是ASIC赛道的芯原股份，可弥补部分设计公司前端设计效率不足的问题，进一步缩短工艺代差；二是AI芯片领域的寒武纪、海光、昇腾产业链，以及二线厂商沐曦、天硕、金硕等。

3、先进封装技术与投资机遇

逻辑折叠技术要求：逻辑折叠技术摒弃传统平面化设计理念，将关键路径上的晶体管分布在两个或更多垂直堆叠的层面中，各层面通过超细间距混合连接实现互联。为达到最优性能，混合键合间距与顶层金属间距的比例需保持在较低水平，比例越低越好。当前顶层金属间距为720纳米的情况下，混合键合间距需小于2μm，理想状态下接近1μm，可将键合界面处理成本降至最低。要满足上述间距要求并保障精度，TSV技术需达到较高指标，包括开口尺寸小于1.5μm、间距小于6μm。此外，华为逻辑折叠技术通过智能冗余设计，可实现接近100%的良率。该技术落地需要供应商与合作伙伴长期共同攻关，华为对上游合作生态持开放态度。

3D堆叠技术发展趋势：未来十年，华为逻辑折叠技术将从局部关键路径折叠逐步发展为大规模多层折叠结构，单封装将包含3层、4层甚至更多层电路结构，该发展路径得益于低温混合键合技术的应用，可降低各层电路之间的温度需求。同时，TSV连接方式从顶层金属调整到底层，可释放超30%的高层布线资源。3D折叠技术通过将边缘限制组件转移到表面解决面积受限问题，电源供电系统通过背侧供电方式与集成电压调节器实现，存储器通过混合封装技术与逻辑电路互联，光学传输接口通过靠近芯片的Hi One接口实现，上述组件均从边缘位置转移到垂直表面，使得组件扩展能力从n级提升至n²级，可匹配计算技术的二次方发展速度。此时芯片封装不再是由存储器和电路构成的外围结构，而是垂直集成的整体结构，存储、布线、电源与逻辑电路可实现同步扩展。应用节奏上，预计2030年左右昇腾990将首次把逻辑折叠技术应用到人工智能加速卡中，后续3D技术将成为产业发展的主要驱动力，该趋势将持续到2035年。

先进封装投资方向：3D堆叠封装的核心环节包括混合键合与TSV两大方向：混合键合领域的核心需求覆盖混合键合设备、CMP设备及材料；TSV领域的核心环节涉及刻蚀设备、电镀液材料等。相关受益标的可关注三条主线：a. 封测领域的盛合精微、长电科技、晶方科技；b. 设备领域的拓荆科技、SMPT、华海清科；c. 材料领域的电镀液厂商埃森股份。此外，多层3D堆叠会带来较为严重的散热问题，散热方案设计是产业发展需解决的重要议题，该方向具备相应投资价值，值得投资者关注。

4、设备材料与EDA投资机遇

半导体设备投资机遇：韬定律的核心技术路径为3D堆叠+混合键合，混合键合工艺包含五道核心工序，各工序均有专用设备支撑，技术要求严苛：CMP抛光环节要求晶圆表面粗糙度小于0.5nm，仅为头发丝直径的十余万分之一；混合键合环节要求键合间距小于2μm、套刻精度小于0.5μm。各工序海内外供应商布局及国产化进展如下：
a. CMP抛光环节：国内核心供应商为唯一CMP龙头华海清科，当前该环节国产化率提升空间较为可观。
b. 清洗环节：CMP抛光后需彻底清除晶圆表面残留物质，任何污染都会导致键合失败，国内厂商在该环节布局成熟，核心玩家包括北方的芯源微、南方的盛美上海。
c. 等离子活化与混合键合环节：键合前需用等离子体活化设备处理晶圆表面氧化硅薄膜层，降低键合温度，该设备需集成在完整键合系统中，活化腔、键合腔均需在超净真空环境内传输，掌握完整键合系统研发能力的厂商占据环节核心话语权；海外混合键合设备供应商主要为Base+AMT联盟、SMPt+EVG联盟，国内该环节国产化率仅为低个位数，目前已出现初步量产迹象，核心厂商包括拓荆科威科技。
d. 检测量测环节：主要用于提升终端芯片良率，何庭波在相关论文的开放挑战章节中明确点明，多层堆叠后的内部缺陷探测难度极高，需要量检测设备厂商与华为共同攻关布局，该环节国产化率极低，是当前国产化布局最迫切的方向。
当前中国大陆在存储领域、先进封装逻辑堆叠领域均率先应用混合键合技术，是海外市场目前暂不具备量产能力的领域，今年九十月份量产的麒麟芯片、后续多层技术节点均将用到混合键合相关技术，预计未来3-5年中国大陆将成为全球混合键合市场率先起量的核心区域，在全球市场中占据较大份额。

半导体材料投资机遇：半导体材料为混合键合工艺下的持续消耗品，相较于设备的一次性采购属性，具备更稳定的长期投资逻辑。混合键合工艺每生产一批晶圆，都需要消耗抛光液、CMP抛光垫、清洗液、活化气体等耗材，随着3D堆叠成为芯片制造主流工艺，相关耗材将从可选耗材转变为量产必需品，核心关注四大品类：
a. 超细铜互连材料：混合键合可实现铜与铜的直接原子键合，对铜的纯度、氧化控制要求极高，是该领域的核心隐形壁垒，重点关注铜电镀液及电镀铜配套试剂相关供应链机会。
b. CMP环节适配材料：包括CMP抛光液、CMP抛光垫，国内厂商在该领域布局成熟，国产化率较高，鼎龙、安集两家公司直接受益于混合键合工艺的放量。
c. 二氧化硅介质材料：包括CAD沉积前驱体，对材料纯度要求极高，国内雅克科技、南大光电均在布局相关产品。
d. HBM相关自研材料：华为自研HBM相关材料对应国内配套供应链的投资机会。  

EDA与IP投资机遇：3D堆叠技术的普及对芯片设计环节提出了全新需求：过往芯片设计以2D架构为主，未来需向3D堆叠方向转型，这对EDA工具与IP提出了全新的技术要求。当前EDA与IP领域全球整体研发进展相对缓慢，国内该领域基础较为薄弱，需要华为及产业链相关公司共同开展协同研发。国内EDA与IP领域的核心投资机会集中在行业龙头公司，包括华大九天、广立微、概伦电子、芯原股份。本次针对华为韬定律相关的设备、材料、EDA及IP领域的投资机会梳理完毕。

Q&A

Q：华为Tao定律的核心主张及其与摩尔定律的本质区别是什么？

A：Tao定律主张以时间微缩替代几何微缩，通过逻辑折叠技术构建器件、电路、芯片、系统四层级协同优化体系，以系统级降低信号传播时延实现性能提升；与摩尔定律聚焦晶体管栅极长度的单变量尺寸驱动模式不同，Tao定律以IC延迟为优化核心，变量涵盖互连线电阻、寄生电容、布线拓扑、逻辑折叠及系统互连协议等多维度，将半导体演进范式从单一物理尺寸竞争扩展至全栈系统级优化。

Q：Tao定律对国产半导体产业的战略意义体现在哪些方面？

A：Tao定律显著降低对EUV光刻机的依赖，将产业竞争坐标系从制程先进度切换至系统优化能力；已有381款量产芯片验证其工程可行性，计划于2026年在麒麟芯片中大规模应用；其依赖的先进封装、EDA、电路设计等技术部分已具备国产化基础，为FAB、先进封装、设备材料、EDA及国产算力等环节提供全方位发展机遇。

Q：Tao定律如何重塑国产晶圆代工厂的竞争格局与发展机遇？

A：Tao定律将FAB竞争从追赶先进制程转为系统优化新路径，通过逻辑折叠技术在现有成熟制程上实现等效先进性能；麒麟2026芯片采用双层逻辑折叠设计，晶体管密度由155提升至238百万晶体管/平方毫米，等效超越传统几何缩放三年迭代速度，并计划于2031年达到等效1.4纳米水平，显著缩短与海外代工厂差距，利好中芯国际、华虹半导体、燕东微、晶合集成等国产代工厂。

Q：Tao定律为国产AI算力产业链带来哪些发展机遇？

A：在供给端，Tao定律缓解EUV限制带来的产能瓶颈，推动升腾、寒武纪、海光、沐曦、天数智芯等国产AI芯片放量；在设计端，通过提升设计效率弥补工艺代差，结合逻辑折叠技术优化系统性能，共同受益于国产AI算力替代浪潮与供给端产能释放。

Q：华为Logic Folding技术的关键工艺要求和设计特点是什么？

A：Logic Folding采用垂直堆叠多层晶体管结构，通过超细间距混合键合连接各层，要求TSV开口尺寸小于1.5微米、间距小于6微米；结合智能冗余设计实现近100%良品率，采用低温混合键合与背面供电技术释放超30%高层布线资源，并将组件扩展能力提升至n平方级别，预计2030年首次应用于升腾990 AI加速卡，持续发展至2035年。

Q：逻辑折叠技术对先进封装产业链的投资机会集中在哪些环节？

A：核心环节包括混合键合设备、CMP设备与材料、TSV刻蚀与电镀液材料，以及3D堆叠衍生的散热方案需求；中国大陆在存储与逻辑堆叠领域率先应用混合键合技术，预计未来三至五年将成为全球主要增量市场。

Q：混合键合工艺涉及哪些核心工序、设备要求及国产化进展？

A：工艺包含五道核心工序：CMP抛光、清洗、等离子活化、混合键合、检测量测；键合系统需在超净真空环境中集成活化与键合腔体，中国大陆市场因率先在存储与逻辑堆叠领域应用，有望成为全球率先起量区域。

Q：3D堆叠技术对半导体材料和EDA/IP环节带来哪些投资机会？

A：材料方面，混合键合放量使铜互连材料、CMP耗材、二氧化硅介质前驱体及HBM相关材料从可选耗材转为必需品；EDA与IP环节需突破2D设计范式，发展3D堆叠设计能力，华大九天、广立微、概伦电子、芯原股份等公司需与产业链协同攻关，当前全球及国产进展均处早期阶段。

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