要点

1、CPO / 逻辑端 / 存储端 Hybrid Bonding 导入进展；

2、CoPoW/SoW 推进节奏；

3、量 / 检测厂商技术对比及份额预期。

以下为专家观点:

混合键合主要对应哪些应用场景与设备供应格局？

混合键合可明确拆分为 die-to-wafer 与 wafer-to-wafer 两条路线。die-to-wafer 方向以 BESI 为主；wafer-to-wafer 方向的供应商主要包括 EVG 以及 TEL (东京威力科创)。

苹果应用形态与目标产品平台是什么？规模与落地场景的边界如何界定？

苹果的相关应用形态与 WMCM 平台整合思路相关，但并非市场对手机端传统封装形态的既有认知。苹果正在推动平台整合：将手机常用平台与 M series 平台进行整合，核心背景与 AI 发展相关，并以 AGI 方向为目标之一。在记忆体侧配合新型 LPDDR 的 vfo 封装方式，以提升频宽数倍，并从过去 PoP (下方 AP、上方堆叠记忆体) 转向 side-by-side 的布局形态，呈现更接近 2.5D 的架构取向。该 SoIC 应用仍归属 WMCM 相关架构，但明确仅用于苹果内部 AI server 使用的芯片，量级并不大；对应设备规模约 41 台。

CPO 方向目前的采用阶段、潜在导入节奏与对既有互连形态 (铜线 / 光模块) 的替代影响

如何表述？对台积电相关业务的增量特征是什么？

CPO 当前仍以 2.5D 架构为主，但未来几年台积电也会向 3D 架构推进，并将 EIC 与 PIC 通过混合键合实现更深度整合。CPO 的 adoption 节奏主要取决于 NVIDIA: 在 “Rubin” 阶段预计为少量采用，约 10%~20% 用在机柜；到 “Rubin Ultra” 预计提升至 80%。“Feynman” 那一代则预计采用占比进一步扩大)。推动 NV 积极导入的直接原因包括 GB200/GB300 在机柜装配中遭遇 “缺铜线、线路过密导致信号传递速度不佳”, 以及大量铜线带来的散热负担，进而引发对冷却系统依赖上升，并出现 “漏水” 等装机问题，导致当期出货不顺。对台积电而言，CPO 属于从 0 开始的新领域，与既有 CoWoS 不同，增长呈现 “starting from zero” 的几何倍数式扩张特征；同时随着铜线用量下降，散热需求亦可能下降。由于 CPO 更强调系统级整合能力，单纯的光模块插拔型厂商较难切入，行业中部分光模块厂商可能面临被淘汰的风险。

除台积电外，BESI 在逻辑端混合键合的其他客户进展如何？当前限制因素是什么？

另一主要客户为 Intel, 历史上采购过 26 台设备，但受 capex 相关因素影响，近期进展尚未见明显改善。其他客户虽陆续释放采用意向，但目前仍未看到全面复苏迹象。总体而言，BESI 在 hybrid bonding 的逻辑端客户集中度较高，核心仅两家，其他客户贡献相对有限。

存储端混合键合更偏向哪条路线？wafer-to-wafer 与 die-to-wafer 各自的工艺 / 良率 / 效率权衡是怎样的？

存储端与 BESI 基本无直接关系，核心原因在于存储的键合多为同质性整合，更适配 wafer-to-wafer 混合键合。wafer-to-wafer 的优势是一次对接即可实现大规模并行产出：例如两片 wafer 对接后，若单片 wafer 上有 500 个 die, 则一次结合可形成 500 对 die; 但其对前段 wafer 良率要求更高，良率叠乘显著，例如单片 wafer 良率 80%, 两片对接后的综合良率约为 0.8 ×0.8=0.64。die-to-wafer 的优势在于可挑选良品 die 进行贴装，降低因坏 die 造成的浪费，但放置方式为逐颗贴装，效率相对较慢。除 HBM 外，3D NAND 在超过 400 层后的工艺演进中也广泛尝试相关思路：主流路径更偏向将 CMOS 与 cell 拆分为两片，再用混合键合对接，以简化结构、提升整合可行性。

HBM 从 HBM4 到 HBM5/6 的堆叠路径如何演进？wafer-to-wafer 混合键合与 TCB 将如何组合使用，并对设备需求产生什么影响？

当前预估 HBM4E 仍以 TCB 热压路径为主，至 HBM5 可能走到约 20 层、HBM6 约 24 层时，混合键合将开始导入，并呈现混合式工艺组合：先进行 wafer-towafer 混合键合，再加上 die-to-wafer 的热压将两片 HBM5 对接，然后切成 “一对一对” 已键合在一起的 die; 后续这些 “一对一对” 的 die 再通过 TCB 继续堆叠整合。该方式可明显减少 TCB 次数：以 16 层为例，原本需要约 15 次 TCB 热压；若以 “一对一对” die 作为堆叠单元，则仅需约 7 次或 8 次 TCB (每次放置的都是一对 die, 等效 2×7≈14 层的堆叠节奏)。该工艺组合的动因包括两点：其一，频宽与互连能力提升诉求；其二，解决高度约束。高度约束来自对 CoWoS 相关封装高度的协定边界，HBM 高度需与中间 GPU 高度匹配；在 GPU 维持全厚度 wafer (约 775) 不研磨的前提下，HBM 高度亦需控制在相同量级，否则会形成不利于后续制程的高度落差。

HBM 在高度与减薄上的关键技术思路是什么？为何 “先 wafer-to-wafer 再共同减薄” 会成为可行方案？

在 16 层堆叠附近，单颗 die 厚度已压到约 35~40 micron, 继续减薄将显著拉低良率。解决思路之一是先将两片 wafer 完成 wafer-to-wafer 键合，使其成为 “一对 wafer”, 再将这一对结合后的 wafer 整体向下研磨至约 40 micron 厚；随后 dicing 得到 “一对一对” 的 die 时，每个 die 等效厚度约为 40 ÷2=20 micron, 从而在不进一步压榨单片 die 研磨良率的前提下，实现更薄的堆叠单元，并进一步释放整体高度空间。

从 HBM5/6 往更高层数推进时，die-to-wafer 混合键合在存储端可能何时才会具备导入条件？时间窗口如何判断？

目前估算存储端 die-to-wafer 混合键合更可能在约 28 层的阶段才会开始具备导入条件，即可能要到 HBM7 或 HBM7E 才会进入更明确的上量周期；时间上判断为可能需要 6 到 7 年后。由于当前才在 HBM4 阶段推进到 HBM7/7E 仍需较长周期，后续是否会出现替代性新技术路径尚难判断。此外，提及未来可能出现的 “HBF” 形态也存在采用混合式工艺的可能性。

随着 HBM5 开始引入 wafer-to-wafer 混合键合，对既有 TCB 热压设备需求的边际变化应如何理解？

若以现阶段 4E 为例，TCB 热压约需 15 次；进入 5E 后，部分层数将由 wafer-towafer 混合键合承担，TCB 绑定次数将近似减少一半。在此背景下，TCB 热压设备的需求增长可能不再随层数提升等比例上行，甚至可能出现产能相对过剩；相对而言，5E 开始更主要的增量将来自 wafer-to-wafer 混合键合相关设备需求。最终格局可概括为：逻辑端 (如 CPO、SoIC) 主要对应 die-to-wafer 混合键合；存储端主要对应 wafer-to-wafer 混合键合。

如何理解 BESI 业绩会上提到的 2025 年的累计出货量 “150 多台”? 除 Intel 约 26 台、台积电 60 多台之外，其余 “几十台” 主要由哪些客户采购、用途是什么？

“150 多台” 的口径包含全球范围内多类出货：既包括量产相关部署，也包括各类研发实验室与简单验证用途的零星采购。从真实量产客户口径看，目前仅 Intel 与台积电属于量产相关使用；其他客户多为 1–2 台的小批量采购，用于 R&D 验证，尚未进入量产。例如，奥斯汀大学、GlobalFoundries 等均为少量采购用于研发；三星曾采购约 2–4 台，亦主要用于 R&D; 武汉欣兴曾采购 1 台用于 R&D, 后续因限制等原因无法继续推进相关销售。整体而言，除 Intel 与台积电外，其余出货基本不对应量产需求。

Intel 侧约 26 台设备的后续采购与放量节奏怎么看？是否会持续追加采购？

若该方向形成明确量产需求，仍存在继续采购的可能性。此前较长时间未继续采购，主要与 Intel 自身财务状况承压有关。目前其路线图尚未明确到可以宣布放弃相关路径，但整体处于 “有复苏迹象、仍未到扩产点” 的状态，即需求尚不足以驱动新的扩张型采购，后续仍取决于路线图清晰度与量产推进节奏。

Feynman 在 GPU 侧堆叠 SRAM 的设计与容量传闻是什么？堆叠与 GPU 连接分别可能采用哪些工艺路径？

目前仅能基于已听到的设计传闻描述：传闻 SRAM 总容量约 8GB;Feynman 可能存在 4 个 Feynman die; 每个 die 上方可能有两叠 SRAM, 每叠约 1GB; 其堆叠层数存在不确定性，传闻可能是 4 层堆叠，也可能是两堆叠。由于单颗容量与制程仍不确定，也存在采用更先进制程后单颗容量提升 (例如单颗可到 512MB 等) 从而改变颗粒数量与堆叠方式的可能；在一种推演下，单叠可能形成约 2GB 规模，4 组合计约 8GB。 工艺路径上，SRAM “彼此之间的堆叠” 目前听到更可能采用 TCB, 而非 hybrid bonding; 台积电在该类技术研究上更偏向 TCB。与此同时，SRAM 堆叠完成后与 GPU 的连接界面，确定性更高的是采用 hybrid bonding, 以实现异质整合。

台积电在 TCB 环节的供应商格局如何？K&S 与 ASMPT 的进展差异体现在哪些点？

目前仍处于研究与验证阶段，具体到不同环节存在差异：在讨论 “基于 Rubin 或 Rubin Ultra 路径、chip-on-wafer 相关的 TCB” 时，当前为 K&S;CoW 环节为 K&S;OS 环节为 ASMPT。关于 ASMPT 长期未拿到 CoW 订单的原因，现阶段的判断是其技术进展相对受限；而 K&S 已将关键技术融合并实现上线，因此机会更大。进展层面，K&S 目前已出货几台；2026 年预计还会再采购十几台左右，节奏上更可能在 Rubin Ultra 阶段导入与放量。

Rubin Ultra 与 Feynman 在先进封装形态上是否会从 CoWoS 转向 CoPoS? 台积电推进节奏与核心约束是什么？

关于封装形态的选择，当前的判断是：Feynman 有机会转向 CoPoS 上；不过该变化存在不确定性，核心在台积电与 NV 之间的拉锯 -- 台积电对 CoPoS 相对抗拒，NV 则更积极推进。台积电的顾虑在于产能与折旧：以 CoWoS-L 为例，2026 年 AP8 产能规划为 5 万片，均为 CoWoS-L; 同时因客户推进 3nm 又扩了 3 万片。进一步地，AP7 等相关需求也可能继续向 CoWoS-L 倾斜，带来额外 2–3 万片的增量需求。若 Rubin Ultra 或 Feynman 过快转向基板路径 (CoPoS),CoWoS-L 产能可能迅速出现空档，而台积电难以在短期内找到能够在一年内填满如此规模产能的替代需求，从而导致折旧压力与盈利模型受损。因此台积电更倾向于较晚导入 CoPoS, 节奏上倾向于 2029 年再上，并希望用 2026 年起约 2–3 年的时间把现有 CoWoS-L 产能充分填满。

SoW 等方案导入是否会更慢？台积电对频繁变更工艺 / 方案的态度与原因是什么？

SoW 并非完全没有做过，但台积电并不希望推进过快，原因主要在于成本与制造复杂度上升、研发与产线负担加重，以及折旧回收周期被持续打断。客户对 “2026 年想这样、2027 年想那样” 的快速切换诉求，会使台积电在持续购买新设备、持续调整产线的情况下难以完成折旧回收；若按一年周期回收折旧成本，台积电认为客户 (如 NV) 也未必能够完全承受相应的成本转嫁。相较之下，台积电更偏好平滑的、稳定的月度需求曲线；对于 “平常 2–3 万片、某个月骤增到 8 万片” 的波动型需求，会显著增加扩产后闲置风险，因此倾向于让客户等待而非一次性为峰值配置产能。

Feynman 的 SRAM 是否可能由 N4/N5 承接，从而对冲 N4/N5 利用率下行？混合节点生产对产出提升幅度大致是多少？

的确存在利用 N4/N5 承接相关 SRAM 需求、用以填充先进产能利用率的可能性；同时也反映出在容量偏小的约束下，希望通过更先进节点提升容量与价值量。对于混合节点生产 (例如部分在 N7、部分在 N4/N5 等) 的效果，整体判断是能够对冲一部分利用率压力；若采用混合式做法，整体产出能力相较单一节点配置，正常情况下可能提升约 30%–40%, 但具体仍取决于实际分配到各节点的比例与细节配置。

台积电在节点与设备资产处置上有哪些具体动作？

台积电正在通过 “充分利用各节点产线” 的混合配置，同时也会处置部分旧设备资产。以 AP2 为例，2026 年在扩 interposer 相关产能时，会将部分 28nm 或 44nm 等旧机台退出并转移给世界先进新加坡，同时通过出售旧设备来支持扩产更具盈利性的方向。其背后原因在于部分节点价格被大陆供给冲击后盈利能力显著下滑；同时在 8 寸等领域也出现回收与整合行为。最终目标是将资本开支更多投向相对更 “赚钱” 的工艺与产能结构。

对台积电而言，当前经营重点为何从 “接单规模” 转向 “毛利润”, 其具体策略如何体现？

当前更核心的经营目标是提升毛利润水平，而非单纯扩大业务量。台积电并不缺订单，反而存在 “业务过多、产能与资源消化不过来” 的压力，因此更强调 “每一笔导入业务都具备更高含金量”, 并倾向于追求类似 NV 约 75% 的毛利润水平。为实现 “毛利率、盈利率、净利率” 三率改善的市场预期，台积电将大量低毛利、资源占用高或附加值偏低的环节加速外包：以 CoW 相关业务为例，更聚焦在 CoW 之后的关键环节；OS 环节基本已接近全部外包，主要转由 OSAT 承接。其商业模式更接近 “以转包方式获取毛利”, 且自身资本开支与投资负担显著降低，相关投入主要由承接方承担。整体逻辑是减少低毛利工作占用，集中资源做高价值环节。

面板级封装相关的大尺寸光刻设备导入现状如何，Onto 在不同尺寸规格下的相对竞争力如何判断？

2026 年光刻机确实已导入 PDI, 用于面板级封装的推进方向明确，涉及 “大面板级封装 510×510” 相关的等工作已有推进，但不宜将其表述为 “最好”, 只能说在对应场景下具备一定竞争力。Onto 在更大尺寸 (例如上探到 510×510) 时，照射面积更大这一点确有优势，但面板级封装的最终方案与节奏仍需观察，核心仍取决于 “Rubin Ultra” 与 “Feynman” 之间的拉锯及是否加速。另需强调，310×310 方形与 300×300 圆形在产线 facility 上无法直接互用：由于传输、transfer 等设施设计差异显著，方形基板更易发生碰撞风险，相关 facility 往往需要大幅改造；这也是切换形态对台积电更 “麻烦”、成本更高的重要原因之一。

“Rubin ultra” 与面板级封装的可能落地时间点如何判断？CoPoS 相关进度目前看到什么节奏？

更明确的判断需要看到 2026 年下半年。就当前观察，2026 年 CoPoS 相关事项的推进看起来在 6 月以后才会开始启动，因此面板级封装具体采用何种方案、以及 “Rubin ultra” 等路径的清晰度，大概率要到 2026 年下半年才更可确认。

Rubin 与 Rubin ultra 在圆形与方形基板上的切割颗数分别是多少？为何会出现 300×300 与 310×310 的尺寸选择？

Rubin ultra 在圆形基板上为 4 颗，在方形基板上为 9 颗。之所以出现 “Rubin ultra 定 310×310” 的考量，核心在于圆形切方形的有效利用率：300×300 的圆形如果切成方形，有效尺寸大约只有 290×290 左右；若单颗为 100×100, 则只能放 4 颗，因此需要通过扩尺寸来提升利用率。采用 310×310 同时在边缘各留 5 的做法更接近可行解。台积电并不倾向于一开始就走面板化路线，偏好圆形形态；对方形的推进更多带有 “被迫调整” 的性质。除此之外，台积电也不希望一次性把尺寸做得过大，面板化的核心风险之一在于翘曲，翘曲会使线路在接合处更容易断裂。

面板级封装未来是否会上玻璃基板？当前玻璃路线的供应商与进展如何？

最终仍可能会上玻璃基板，但节奏并不快。玻璃的一个优势是对翘曲可能更友好，但玻璃打孔良率并不理想，因此短期不会快速切换到玻璃，需要先进行研究与验证。目前涉及的供应商主要是 AGC 与康宁。当前也观察到放慢迹象：从康宁的沟通口径看，其虽有采购相关机台，但推进节奏似乎趋缓。

CPO 相关导入上，博通方面的进度如何？

博通的 CPO 导入节奏整体较 NV 慢一代，但不会慢太多。CPO 相关设计存在 “大厂自研、交由台积电制造” 的路径。CPO 由大厂自行设计，将使部分传统光模块厂商面临增量受限甚至被替代的压力。与此同时，日月光体系内的矽品也在推进相关能力；在成本与产能权衡下，存在将部分相对不那么关键或后段的工作外包给矽品的可能性：更难的 bonding 等关键段由台积电承接。

CPO 中的 Hybrid bonding 主要用于哪些环节？未来技术路径可能如何演进？Onto 在 CPO 链条中的增量机会在哪？

EIC bond PIC 后续预计会逐步转向 Hybrid bonding; 至于 “Feynman” 那一代是否会用到仍需观察，短期不一定那么快。CPO 方面，台积电内部的相关环节由 Onto 设备承接。当前量仍非常少，但从趋势判断，后续更可能由 Onto 主导。其原因在于 CPO 已不完全属于传统半导体制程形态，涉及一些 “比较奇怪” 的良率与工艺特性，Onto 在相关 sense 与制程经验上更适配，因此看起来可行性较高。

Onto 2026 年经营景气与订单能见度如何？

2026 年订单明显饱满，设备订单已排到 9 月底；上半年大概率在 4 月或 5 月即可能宣布 2026 年全年售罄。

存储链条中，大陆的拓荆与 EVG 等设备商的格局如何？国际大厂的采购倾向是什么？

相关设备更可能主要留在大陆市场。大陆市场份额规模不明确，因其透明度较低。存储领域此前 EVG 出货较多；在国产化推进背景下，存储厂会逐步导入拓荆设备，但在较高阶环节，目前已知仍会交由 EVG 等国际厂商承接。除非拓荆在能力上取得显著突破，否则 “高阶给 EVG、相对不那么高阶再逐步国产化” 的路径更符合当前态势。

Hybrid bonding 为何成本更高，其与 TC fluxless (如 K&S 机台) 在设备构成与价格上的差异是什么？成本差距大概处于什么量级？

TC fluxless (例如 K&S 机台) 将混合键合从前段到后段的多个步骤高度整合在单一机台内，包含类似表面活化与后续热压结合等步骤，因此机台价格极高，单台约 3 点多个 million。Hybrid bonding 路线并不更便宜：BESI 设备本身约 2 个 million, 且前段仍需配置表面处理相关能力，后段也仍需要类似热压与加热环节，整体是多设备组合。综合售价与平均价格来看，Hybrid bonding 整体成本更高，且并未因工艺路线改变而显著降低。成本差距的量级至少在 50% 以上。若未来 “Feynman” 本身价值量更高，只能在更高价值量产品中消化该成本，此外仍需看如何通过既有机台复用与流程配置进一步压低整体成本结构。

台积电在 Hybrid bonding 上的成熟度如何？为何仍需采购特定机台？

台积电在 wafer-to-wafer 的相关工艺上经验较为成熟，2012 年为苹果代工陀螺仪时即已量产相关工艺，当时由 InvenSense (现已被 TDK 收购) 在推进 wafer-to-wafer 的混合键合量产。因此台积电在 Hybrid bonding 上更 “纯熟” 的部分主要集中在 wafer-to-wafer。其相对不纯熟、需要补齐的是 “die-to-wafer” 的键合环节，这也是采购 BESI 机台的核心原因。其余环节，倾向沿用既有机台与既有流程，而非重新购买整套路线，以便压低成本并复用存量设备。

存储领域中混合键合时间线为何出现后移？“高度标准放宽” 是因为什么？

从一开始，行业 day one 普遍采用热压 720 路线。由于此前已采购大量热压设备，存储头部厂商不希望过快淘汰既有资产，因此推动延后混合键合的严格要求，并希望扩宽相关标准，与台积电进行多轮协商。协商经历多轮后，最终在 wafer 部分、GPU 部分采用 “全厚度” 方案，使标准可放宽至 775。随后在准备导入 Hybrid bonding 阶段，各家厂商争议减少，核心原因是采用了 “hybrid solution”:wafer-to-wafer 采用混合键合，die-to-wafer 则通过 TC 实现；这样 TC 路线得以延续、实现 “延寿”。以美光为例，原本用于 die-to-wafer 的混合键合路径对应设备被移除，导致 “BESI” 相关配置也随之被拿掉。

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